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搜索资源列表

  1. EPM7032

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  2. 本文介绍一种用Altera公司的可编程逻辑器件EPM7032,在MAX+PlusⅡ开发环境下采用VHDL语言以及ByteBlaster在线可编程技术来实现自动交通控制系统的方法。该设计中采用的自顶向下的设计方法同样适用于复杂数字系统的设计。 -VHDL语言以及ByteBlaster在线可编程技术来实现自动交通控制系统的方法。该设计中采用的自顶向下的设计方法同样适用于复杂数字系统的设计。
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:78736
    • 提供者:望先生
  1. Taximeter

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  2. 采用VHDL编写出租车计费器系统程序,采用MAX+PLUSⅡ软件作为开发平台,进行了程序仿真,验证设计 实现了出租车计价器的相关功能。-Several current problemsarediscussedandonekindof designscheme for themultifunctional taximeter basedonPIC16F877isprovided. It realizesthenormal pricing. Still it hasthefunctionof
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:388260
    • 提供者:Ruirui
  1. Multi-function-waveform-generator

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  2. 本系统应用VHDL语言及MAX+PLUS II仿真软件利用自顶向下的设计思想进行设计,结合示波器加以完成一个可应用于数字系统开发或实验时做输入脉冲信号或基准脉冲信号用的信号发生器,它具结构紧凑,性能稳定,设计结构灵活,方便进行多功能组合的特点,经济实用,成本低廉。具有产生四种基本波形脉冲信号(方波、三角波、锯齿波和正弦波),且脉冲信号输出幅度及输出频率可调,对于方波信号,还可以实现占空比可调。通过软件仿真和硬件测试都得到了预期的结果。-The system using VHDL language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-10
    • 文件大小:1485546
    • 提供者:xinxing
  1. Digital-system-EDA

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  2. 四位二进制数可预置可逆计数器设计 学习使用MAX+PlusⅡ文本编辑器的模板输入方法,熟悉常用语句的语法现象,掌握VHDL功能描述和结构描述的方法。-Four binary number can be preset the reversible counter design learning using a text editor MAX+Plus Ⅱ template input method, familiar with common statement syntax phenomenon
  3. 所属分类:Other systems

    • 发布日期:2017-11-13
    • 文件大小:161608
    • 提供者:王海阔
  1. 24seconds

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  2. 24秒倒计时的vhdl程序,采用Max plus -24 seconds countdown vhdl procedures, using Max plus II
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-14
    • 文件大小:406631
    • 提供者:wjk
  1. frqcounter

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  2. 频率计vhdl代码,采用max plus -Frequency counter vhdl code using max plus II
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-01
    • 文件大小:81623
    • 提供者:wjk
  1. adder2

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  2. 全加器的VHDL数据流描述,提供VHDL代码 可以用Quartus 和MAX PLUS-full adder
  3. 所属分类:Other systems

    • 发布日期:2017-04-17
    • 文件大小:34113
    • 提供者:陈叶倩
  1. music_ic

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  2. 此為VHDL之音樂IC設計,透過Max Plus II將設計結果顯示。-This is the music of IC design VHDL, designed by Max Plus II results will be displayed.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-23
    • 文件大小:405762
    • 提供者:
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